基于CPLD+ARM的多道脉冲幅度分析器设计
作者: 曾卫华 [1] ; 魏秋菊 [2] ; 侯胜利 [1]
摘要:介绍了一种基于CPLD+ARM的多道脉冲幅度分析器的设计方案。通过在CPLD内建立FIFO缓存队列,使数据采集和脉冲幅度分析速度协调,提高核脉冲的通过率;采用STM32F10X固件库开发多道分析器软件,可缩短软件开发周期;高集成度、低功耗器件的应用有助于降低多道分析器的功耗并有利于其小型化。CPLD+ARM的实现方案体现出一定的优势。
关键字: 多道脉冲幅度分析器 峰值检测 CPLD FIFO Cortex-M3