基于时钟消抖电路的高精度全局时钟同步设计
作者: 高林林 [1,2] ; 宋克柱 [1,2] ; 杨俊峰 [1,2] ; 吕文贵 [1,2]
摘要: 基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。
关键字: 时钟同步 串行 解串器 抖动消除 锁相环 环路带宽 CDCE62002 clock synchroniza
上一篇:截短型燃料组件堆内贮存临界安全分析
下一篇:加速器屏蔽室入口安全系统的设计